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建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。

信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为＂毛刺＂。如果一个组合逻辑电路中有＂毛刺＂出现，就说明该电路存在＂冒险＂。用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。

就是把D触发器的输出端加非门接到D端。

将几个OC门结构与非门输出并联，当每个OC门输出为高电平时，总输出才为高，这种连接方式称为线与。

整个设计中只有一个全局时钟成为同步逻辑。

多时钟系统逻辑设计成为异步逻辑。

f） 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。

TTL,cmos，不能直连

LVDS:LVDS(Low Voltage Differential Signal)即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。

ECL:(EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路

CML: CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。

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