[VHDL语言设计分频器]输入信号10HZ的话 你要分频咯 这个频率无所谓的 主要看你分频的精度 毕业设计这个层次的东西要求不会很高的 那就选25MHz的吧 最好用有源晶振 无源也问题不大 呵呵 我给你个...+阅读

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY Frequency IS

PORT (CLK: IN STD_LOGIC;

Q1: INOUT STD_LOGIC := '0';

Q5: INOUT STD_LOGIC := '0');

END Frequency;

ARCHITECTURE one OF Frequency IS

SIGNAL cnt_0:INTEGER RANGE 0 TO 63 := 0;

SIGNAL cnt_1:INTEGER RANGE 0 TO 7 := 0;

BEGIN

p0:PROCESS(CLK)

BEGIN

IF CLK'EVENT AND CLK = '1' THEN

IF cnt_0 = 49 THEN

cnt_0 Q5 IF cnt_1 = 4 THEN

cnt_1 Q1 ELSE

cnt_1 END IF;

ELSE

cnt_0 END IF;

END IF;

END PROCESS p0;

END ARCHITECTURE one;